【導(dǎo)讀】當(dāng)斷電和關(guān)斷兩個(gè)概念或者現(xiàn)象區(qū)分不清時(shí)，如何去判斷？關(guān)斷模式下，會(huì)保留存儲(chǔ)器內(nèi)容，啟動(dòng)時(shí)間更短，漏電流超低。但是斷電模式下，什么都不復(fù)存在。切斷電源降低漏電流的做法是否可?。筷P(guān)斷模式有什么深層次的要求？
誘惑與風(fēng)險(xiǎn)
現(xiàn)代系統(tǒng)包含豐富的特性，這是通過(guò)多層次的復(fù)雜設(shè)計(jì)實(shí)現(xiàn)的，常常涉及到不止一個(gè)芯片。 功耗是很多應(yīng)用都關(guān)心的，諸如便攜式醫(yī)療設(shè)備，因此這些芯片常常包含一種或多種關(guān)斷模式。 這些模式提供存儲(chǔ)器內(nèi)容保留、外設(shè)使用和快速開(kāi)啟等特性，而消耗的電源電流非常少。 另一種方法是完全關(guān)斷電源。 這會(huì)完全切斷芯片的電源，不允許任何電流進(jìn)入電源引腳。 雖然能夠降低功耗，但這種方法存在一些嚴(yán)重的副作用。
考慮一個(gè)包括多個(gè)芯片的復(fù)雜系統(tǒng)，這些芯片通過(guò)多路復(fù)用總線相連。 如果該系統(tǒng)設(shè)計(jì)用于功耗受限的應(yīng)用，簡(jiǎn)單地切斷未在使用的芯片電源似乎有利可圖，尤其是在不需要關(guān)斷模式提供的其他特性的時(shí)候。 切斷電源可降低漏電流，但沒(méi)有電源時(shí)，引腳對(duì)輸入信號(hào)可能起到低阻抗節(jié)點(diǎn)的作用，導(dǎo)致不可預(yù)測(cè)的操作和潛在的系統(tǒng)級(jí)威脅。 雖然斷電選項(xiàng)可能很誘人，但關(guān)斷模式對(duì)復(fù)雜系統(tǒng)有著根本上的好處： 它使各芯片處于已知的、希望的狀態(tài)，即使芯片在低功耗與高性能模式之間循環(huán)，也能維持安全可靠的操作。 詳細(xì)情況可通過(guò)考察一個(gè)I/O節(jié)點(diǎn)來(lái)了解。
簡(jiǎn)單示例
圖1中的引腳連接到一個(gè)復(fù)用節(jié)點(diǎn)，其操作由一個(gè)經(jīng)驗(yàn)證的系統(tǒng)架構(gòu)設(shè)定。 作為I/O引腳，它同時(shí)擁有輸入和輸出功能。
圖1. 簡(jiǎn)化的I/O電路
不考慮功率開(kāi)關(guān)所用器件的問(wèn)題，斷開(kāi)此芯片的電源（假設(shè)不需要任何芯片操作）將導(dǎo)致圖2所示的情況，芯片內(nèi)核到處都是未知狀態(tài)。 在最壞情況下，浮置柵極輸出器件（MOUT, p和MOUT, n）可能會(huì)在休眠時(shí)暴露于意想不到的外部電壓下。 對(duì)于本例所示的CMOS I/O，這可能產(chǎn)生一個(gè)經(jīng)由NMOS漏極連接的對(duì)地低阻抗連接（紅色亮顯）。 高電流將導(dǎo)致前一級(jí)的驅(qū)動(dòng)能力透支，從而損害芯片中的MOS電路，甚至芯片本身。 即使未損害系統(tǒng)，其性能也會(huì)降低。
圖2. 斷電模式下的I/O電路。 注意內(nèi)部柵極處于未知狀態(tài)。
[page] 關(guān)斷模式
關(guān)斷模式為芯片提供額外的一重保護(hù)，可防范上述意外工作狀況。 實(shí)現(xiàn)方式會(huì)因不同的模式、產(chǎn)品系列和供應(yīng)商而異，但重點(diǎn)是在芯片內(nèi)核休眠時(shí)提供安全的I/O邊界，維持已知的、可信賴的低功耗狀態(tài)。 好處是系統(tǒng)器件之間的I/O操作（例如通過(guò)系統(tǒng)級(jí)多路復(fù)用總線）不會(huì)威脅到休眠中的器件。 一個(gè)實(shí)現(xiàn)方案是在低功耗模式下將I/O引腳置于高阻態(tài)，使連接到邊界引腳的內(nèi)部節(jié)點(diǎn)處于已精確定義的狀態(tài)。
圖3顯示了一個(gè)簡(jiǎn)化的實(shí)現(xiàn)方案。 信號(hào)對(duì)內(nèi)部電路無(wú)影響，從根本上保證其安全。 其他實(shí)現(xiàn)方案（例如淺休眠模式）也可以讓I/O外設(shè)保持上電，同時(shí)確保在關(guān)斷模式期間芯片外設(shè)與內(nèi)核之間的操作得到驗(yàn)證。 這使得芯片在保持低功耗的同時(shí)，能夠處理激活狀態(tài)下的使用情形。 此外，該系統(tǒng)降低了功率開(kāi)關(guān)的成本；如若不然，將需要使用一個(gè)很大的低電阻器件，其漏電流和導(dǎo)通狀態(tài)功耗均會(huì)相當(dāng)大。
圖3. 關(guān)斷模式下的I/O電路。 注意所有內(nèi)部節(jié)點(diǎn)都已精確定義。
關(guān)斷模式因芯片和供應(yīng)商而異，因此，“淺休眠模式”之類名稱的含義并不總是相同。 有些支持保留存儲(chǔ)器內(nèi)容，有些則提供更多的中斷數(shù)或其他類似特性。 與完全斷電相比，這些模式的一個(gè)突出優(yōu)勢(shì)是可以縮短系統(tǒng)響應(yīng)時(shí)間。 有些電路提供單獨(dú)的I/O電源和內(nèi)核電源。 這種分離的一個(gè)優(yōu)點(diǎn)是，電路板設(shè)計(jì)人員可以切斷內(nèi)核電源以降低漏電流，而I/O則保持上電。 強(qiáng)烈建議一定要從產(chǎn)品數(shù)據(jù)手冊(cè)獲得準(zhǔn)確的詳細(xì)信息，確保所需的特性和保護(hù)方法受到產(chǎn)品的支持。
尺寸不斷縮小的影響
作為器件尺寸縮小的自然后果，現(xiàn)代IC工藝技術(shù)提供更高密度的封裝，使得關(guān)斷模式的優(yōu)化使用越來(lái)越重要。 不過(guò)，這也降低了器件的壓力處理能力。 例如，28nm器件的柵極氧化物就比相應(yīng)的180nm器件要薄。 這樣，斷電模式下柵極電壓所施加的壓力更有可能損壞較小的器件。 此外，布局相關(guān)的參數(shù)也可能導(dǎo)致尺寸較小的器件發(fā)生災(zāi)難性故障。
所有這些影響使得關(guān)斷模式對(duì)現(xiàn)代器件越來(lái)越有吸引力。 現(xiàn)代芯片充盈著各種特性，包括成百上千萬(wàn)的元件；如果保持開(kāi)啟，每個(gè)器件都可能產(chǎn)生漏電流。 優(yōu)化特性使用并關(guān)斷芯片中不使用的部分，可以消除其中的大部分漏電流。 然而用戶應(yīng)該確保供應(yīng)商明確支持這些模式，而不要試圖自行開(kāi)發(fā)關(guān)斷功能。
更多情形
關(guān)于關(guān)斷的完整拼圖還缺幾片。 如果同時(shí)切斷接地連接（這將形成另一條低阻抗路徑）會(huì)怎樣？ 這與直接驅(qū)動(dòng)I/O引腳而不使能電源的ESD情況相似，如果信號(hào)足夠強(qiáng)，可能會(huì)觸發(fā)ESD保護(hù)結(jié)構(gòu)，導(dǎo)致高電流流經(jīng)其他相連的I/O引腳，產(chǎn)生假上電情況。 更有可能的情況是信號(hào)稍弱一點(diǎn)，但仍然強(qiáng)到足以通過(guò)一條路徑（如I/O箝位）抵達(dá)電源。 信號(hào)可能無(wú)法觸發(fā)電源箝位，但會(huì)在電源上引起意想不到的虛電壓，從而造成未知工作狀態(tài)，具體情形取決于芯片的拓?fù)浣Y(jié)構(gòu)。 任一情況下，如果電路狀態(tài)持續(xù)如此，則芯片可能受損，除非前一級(jí)已經(jīng)停止供應(yīng)高電流。 如果信號(hào)強(qiáng)度不足以觸發(fā)I/O箝位，它仍可能會(huì)對(duì)所遇到的第一個(gè)晶體管施壓，長(zhǎng)時(shí)間操作后可能會(huì)損壞該晶體管。
如果斷開(kāi)電源并拉低電源輸入呢？ 這種情況下，芯片無(wú)浮動(dòng)電源，不可能觸發(fā)任何ESD結(jié)構(gòu)，但PMOS漏極電壓可能高于主體電壓，使漏極-主體二極管正偏。 這樣，來(lái)自前一級(jí)的電流將經(jīng)過(guò)PMOS器件流至地，直至器件燒毀、前一級(jí)停止提供電流或設(shè)計(jì)人員注意到報(bào)警。
結(jié)語(yǔ)
關(guān)斷模式使得系統(tǒng)級(jí)響應(yīng)更快速、更安全，因而是不可缺少的特性，尤其是在考察復(fù)雜系統(tǒng)中的完整信號(hào)鏈時(shí)。 如果器件之間的交互很有限，或者系統(tǒng)整體很簡(jiǎn)單，足以確保不會(huì)出現(xiàn)復(fù)雜情況，則可以考慮完全切斷電源。
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