【導(dǎo)讀】眾所周知，為了使晶體管更小，人們做了大量工作。然而，仍然需要對 VLSI 電路和模塊進行相應(yīng)的工作，以適應(yīng)更小的設(shè)計。這些 VLSI 電路和模塊可能很簡單，只有幾個邏輯門（包含兩到四個晶體管），也可能是包含成千上萬個晶體管的更大系統(tǒng)。相反，這些系統(tǒng)需要滿足各種工作條件下的速度/延遲和功率要求。
眾所周知，為了使晶體管更小，人們做了大量工作。然而，仍然需要對 VLSI 電路和模塊進行相應(yīng)的工作，以適應(yīng)更小的設(shè)計。這些 VLSI 電路和模塊可能很簡單，只有幾個邏輯門（包含兩到四個晶體管），也可能是包含成千上萬個晶體管的更大系統(tǒng)。相反，這些系統(tǒng)需要滿足各種工作條件下的速度/延遲和功率要求。
在本文中，我們將討論如何確定單個晶體管的大小，以便在考慮到這些需求的情況下與其他晶體管正確集成。我們將首先介紹 RC 延遲模型。
這篇文章是系列文章的一部分，在該系列文章中，我們還將討論其他流行的模型，例如用于估計 VLSI 電路延遲的 Elmore 延遲和邏輯努力。在這些后續(xù)文章中，我們還將研究如何組合這些晶體管和柵極以提供面積，同時提供性能。
線性 RC 延遲
與大多數(shù)電氣系統(tǒng)一樣，晶體管可以建模為簡單的 RC 電路，其中通道寬度建模為電阻器，而擴散（即源極/漏極）之間的空間建模為電容器。
這創(chuàng)建了一個 RC 網(wǎng)絡(luò)，該網(wǎng)絡(luò)以在輸入端（在本例中為晶體管的柵極）應(yīng)用階躍輸入時具有指數(shù)上升/下降瞬態(tài)響應(yīng)而聞名。上升/下降時間（即輸出電壓電平與輸入電壓電平匹配所需的時間）定義了晶體管電路的延遲。
計算晶體管的電阻
現(xiàn)在，什么是晶體管的有效電阻？我們?nèi)绾斡嬎憔w管的電阻？
通常，晶體管的電阻是漏源電壓與漏源電流之間的比率。
在建模中，單位 NMOS 晶體管的有效電阻為 R，等于單元庫或工藝中使用的尺寸 NMOS 晶體管的電阻。并且由于具有大寬度的晶體管驅(qū)動更多電流，因此 k 倍單位寬度的 NMOS 晶體管具有 RkRk 的電阻。而由于PMOS晶體管的遷移率較低，其有效電阻通常為2Rk2Rk。
晶體管的有效電容
對于 k 倍單位寬度，單位 NMOS/PMOS 晶體管的有效電容為“C”或“kC”。用于驅(qū)動類似逆變器的逆變器的等效 RC 電路如下圖 1 所示。
圖 1. 所有圖像改編自 CMOS VLSI 設(shè)計（第 4 版）1，作者 Neil HE Weste 和 David Money Harris
由于反相器的PMOS晶體管尺寸為2倍單位，NMOS為單位寬度，因此它通常為驅(qū)動電路提供總計3C的輸入電容。
回顧一下，當(dāng)輸入為高電平 (3.3V) 時，NMOS（底部晶體管）導(dǎo)通，并在將輸出電壓下拉至地 (0V) 的同時提供“R”電阻。但是，當(dāng)輸入為低電平 (0V) 時，PMOS（頂部）導(dǎo)通，并且在將輸出電壓拉至高電平 (3.3V) 的同時還提供 R 的電阻。
這意味著，在上升/下降轉(zhuǎn)換中，等效 RC 電路的有效電阻為“R”。同時，每個晶體管（3C）的總電容不隨晶體管的變化而變化。由于我們有兩個逆變器級聯(lián)在一起，它們總共提供 6C 的電容。
為 3 輸入與非門調(diào)整晶體管大小
為了進一步了解晶體管在邏輯門中的大小，讓我們看一下 3 輸入與非門。
作為參考，如果任何輸入為低電平，與非門將提供高電平輸出。相反，當(dāng)所有輸入均為高電平時，輸出將為低電平。這為我們提供了三個并聯(lián)的 PMOS——只有一個 PMOS 足以將輸出電壓拉至高電平——以及三個串聯(lián)的 NMOS——這三個 NMOS 需要先導(dǎo)通才能將輸出電壓拉至低電平。
為了有效地調(diào)整每個晶體管的尺寸，我們必須注意，電路中的晶體管尺寸必須以 NMOS 部分提供單位電阻“R”而 PMOS 部分必須提供兩倍單位電阻“2R”的方式確定以確保相等的上升/下降時間。
由于三個 NMOS 晶體管串聯(lián)連接，它們的總電阻必須為 ((frac{R}{3} + frac{R}{3} + frac{R}{3} = R))其中 k = 3。由于只有一個 PMOS 足以將輸出拉至高電平，因此在壞情況下，每個 PMOS 晶體管保持有效電阻 (frac {2R}{2} = R ) 其中 k = 2.( R 3+ R 3+ R 3= R )(R3個+R3個+R3個=R)2對2= R2個R2個=R
在上升/下降晶體管處，每個輸入將呈現(xiàn) 5C 的輸入電容，而輸出端 Y 的總輸出電容為 (2C+2C+2C+3C = 9C)。
向前推進，可以開發(fā)等效 RC 電路以給出圖 2(c) 和 2(d) 中所示的電路。
圖 2。
下降過渡 (2(c)) 顯示所有 NMOS 晶體管都需要導(dǎo)通，而上升過渡 (2(d)) 顯示壞情況，其中一個 PMOS 導(dǎo)通同時兩個 NMOS 晶體管導(dǎo)通， ，有助于電路的總電容。
評估電路的瞬態(tài)響應(yīng)：傳播延遲、STC 和 TTC
在推導(dǎo)出合適的等效 RC 電路后，下一步是檢查電路的瞬態(tài)響應(yīng)。如果我們檢查下面圖 3 中所示逆變器的等效 RC 電路，目標是估計在輸出端看到輸入電壓的時間。
施加輸入 (V DD ) 與輸出 (frac {V_{DD}}{2})之間的時間稱為傳播延遲。傳播延遲的表達式可以從給出的一階電路的經(jīng)典傳遞函數(shù)導(dǎo)出： V D D 2V丁丁2個
H ( s ) = 1 1 + s R CH(秒)=1個1個+秒RCV o u t = V D D e ? t R CVo你噸=V丁丁電子?噸RC
因此，傳播延遲是瞬態(tài)響應(yīng)的時間常數(shù) (τ)，即：
t p d = R C噸pd=RC
圖 3。
從圖 3 中的延遲響應(yīng)來看，目標是將傳播延遲推至接近于零以生成總體上更快的電路。在文獻中，這種方法通常被稱為單時間常數(shù)(STC) 方法，這是一種估算電路延遲的簡單方法。
然而，這種方法在估計較大電路的延遲時似乎不準確，這導(dǎo)致了雙時間常數(shù)(TTC) 近似的發(fā)展，由于第二個時間常數(shù)，它使我們有機會獲得更好的延遲估計。
檢查上面討論的 3 輸入與非門，其 RC 電路可以如圖 4 所示給出。
圖 4。
該電路的階躍響應(yīng)為
H ( s ) = 1 1 + s [ R 1 C 1 + ( R 1 + R 2 ) C 2 ] + s 2 R 1 C 1 R 2 C 2H(秒)=1個1個+秒[R1個C1個+(R1個+R2個)C2個]+秒2個R1個C1個R2個C2個
和
V o u t (t)= V D D τ 1 e ? τ τ 1? τ 2 e ? τ τ 2τ 1 ? τ 2Vo你噸(噸)=V丁丁τ1個電子?ττ1個?τ2個電子?ττ2個τ1個?τ2個
在哪里
τ 1 , 2 = R 1 C 1 + ( R 1 + R 2 ) C 2 2[ 1 ± √ 1 ? 4 R * C * [ 1 + ( 1 + R * ) C * ] 2]τ1個,2個=R1個C1個+(R1個+R2個)C2個2個[1個±1個?4個R＊C＊[1個+(1個+R＊)C＊]2個]
和
R * = R 2 R 1; C * = C 2 C 1R＊=R2個R1個;C＊=C2個C1個
但由于 TTC 近似的復(fù)雜性，這違背了將 CMOS 電路延遲簡化為簡單 RC 網(wǎng)絡(luò)的目的。然而，它可以通過 STC 模型進行簡化，給出一個近似的時間常數(shù) (τ)。
τ = τ 1 + τ 1 = R 1 C 1 + ( R 1 + R 2 ) C 2τ=τ1個+τ1個=R1個C1個+(R1個+R2個)C2個
單時間常數(shù) (STC) 與雙時間常數(shù) (TTC)
根據(jù) Mark Alan Horowitz 1 的說法，如果性常數(shù)明顯大于另一個，則此近似值有效。
然而，根據(jù) Neil HE Weste 和 David Money Harris 2 的說法，這種近似被認為會產(chǎn)生 7%-15% 的誤差，因此不能給出中間節(jié)點的準確延遲描述。
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