中心議題：

• 集成電路失效的主要原因是靜電放電
• 分析靜電放電保護的基本原理，指出傳統(tǒng)ESD 保護電路的局限性
• 提出新電路結(jié)構(gòu)并仿真得出結(jié)論

解決方案：

• 采用ESD 保護電路，避免靜電將內(nèi)部電路擊穿
• RC應(yīng)該大于ESD 脈沖的時間常數(shù)，同時短于一般上電的時間常數(shù)
• 建立合適的仿真模型并進行有效的仿真

隨著超大規(guī)模集成電路工藝技術(shù)的不斷提高，目前CMOS 集成電路已經(jīng)進入了超深亞微米階段，MOS 器件的尺寸不斷縮小，柵氧化層厚度越來越薄，其柵耐壓能力顯著下降，集成電路失效的產(chǎn)品中有35 %是由于ESD 問題所引起的。 因此CMOS 集成電路的靜電放電( Elect rostaticDischarge ， ESD) 保護電路的設(shè)計越來越受到了電路設(shè)計者的重視。

ESD 保護電路是為芯片電路提供靜電電流的放電路徑，以避免靜電將內(nèi)部電路擊穿。 由于靜電一般來自外界，例如人體、機器，因此ESD 保護電路通常在芯片的壓焊盤( PAD) 的周圍。 輸出壓焊盤一般與驅(qū)動電路相連， 即與大尺寸的PMOS 和NMOS 管的漏極相連，因此這類器件本身可以用于ESD 保護放電，一般情況下為了保險，輸出端也加ESD 保護電路;而輸入壓焊盤一般連接到MOS 管的柵極上，因此在芯片的輸入端，必須加ESD 保護電路。 另外，在芯片的電源(Udd ) 和地(Uss ) 端口上也要加ESD 保護電路，以保證ESD 電流可以從Udd安全地釋放到Uss。

作者在傳統(tǒng)的模塊電路ESD 保護電路的基礎(chǔ)上提出了應(yīng)用于高速模擬電路的ESD 保護電路。

ESD 保護電路原理分析
數(shù)字電路一般采用兩級保護電路，并且在主保護電路和次保護電路中串聯(lián)一個限流電阻，而大的限流電阻和ESD 鉗位器件的節(jié)電容會產(chǎn)生一個大的RC 延遲，因此，不適合應(yīng)用于高速模擬CMOS集成電路中。

圖1 是CMOS 模擬集成電路單級ESD 保護電路。 ESD 鉗位器件是柵極接地的NMOS 管(ggNMOS) 。 為了承受較大的ESD 電流，ggNMOS管設(shè)計成很大的尺寸，導(dǎo)致大尺寸的ggNMOS 管以及大的漏極PN 擴散結(jié)在輸入端上形成了大的漏極寄生電容。 由于PN 寄生電容是非線性的可變電容，而高精度的高速模擬集成電路要求輸入端寄生電容為常數(shù)，因此ESD 鉗位器件的寄生電容是高速模擬集成電路的一個主要誤差來源。 另外，當靜電壓通過模擬信號管腳直接加在運算放大器的兩個輸入端或者加在以共源形式連接的差分對管的柵極時，極高的靜電壓很容易將MOS 管的柵氧化層擊穿。 此時單個的ggNMOS 管無法起到保護作用。因此， Ket 等人提出了用ggPMOS 和ggNMOS管一起組成ESD 保護電路，如圖2 所示，其中Dp3 、Dn3各為Mp3 和Mn3 管漏區(qū)的寄生二極管。

圖2 左半邊為嵌位(Clamp) 電路，當PAD 上被加上正的ESD 電壓時，RC 檢測電路經(jīng)過一個反相器來觸發(fā)Mn1 管，將大的ESD 電流通過大尺寸的Mn1管釋放到Uss 。 但是該電路的局限性在于不能有效的釋放負電壓下的ESD 電流。 并且由于RC 的值對電路能否正常工作至關(guān)重要，所以對其精度要求較高，而R、C 的實際工藝誤差較大。

高速模擬電路中的ESD 保護電路設(shè)計
圖3 是文中提出的應(yīng)用于高速模擬電路的輸入ESD 保護電路。 該電路的左半部為對稱的兩個嵌位電路，分別檢測正、負ESD 電壓，其中M6 ， M4 等效為電阻，而源漏襯底短接的M3 ， M7 等效為電容。當正的ESD 電壓產(chǎn)生時，即某一瞬間，到Udd 有一個正的大電流， 最左邊的嵌位電路工作， 大尺寸(500/ 0.25) 的NMOS 管M0 導(dǎo)通，瀉放ESD 電流，其中R0 ， R1 為MOS 管的寄生電阻。 一般來說，芯片的上電時間為毫秒級，而ESD 造成的芯片上電時間為納秒級，因此很容易將它們區(qū)分開來。 設(shè)計時RC應(yīng)該大于ESD 脈沖的時間常數(shù)(100 p F ×1. 5 kΩ)(人體模型的典型值) ，同時短于一般上電的時間常數(shù)。 這樣方可保證在正常的電源上電過程中，M0 管是關(guān)閉的。

由于ESD 器件依賴電壓的非線性輸入電容連接到模擬電路輸入管腳，往往會導(dǎo)致電路不能正常工作，因此，對于模擬電路的ESD 保護電路設(shè)計，除了要能滿足芯片所要求的人體模型下的耐壓要求，所遇到的最大的挑戰(zhàn)是使管腳的輸入電容(包括ESD 保護器件以及壓焊盤上的電容之和) 盡可能小并且保持恒定。 而文中提出的ESD 保護電路在0. 25μm 的CMOS 工藝中，可以承受HBM 下的2. 5 kV 的ESD 電壓， 并且輸入電容只有0. 6 p F。為了減小管腳上的輸入電容，M8 和M9 的尺寸不能太大，雖然ESD 電流瀉放的主要器件M0 和M1 的尺寸很大，結(jié)電容也很大，但是該電容并沒有連到壓焊盤上，所以該電路可以承受較高的ESD 電壓，同時輸入電容又比較小。

該ESD 保護電路的輸入電容Cin = CPAD + Cn +Cp ，其中， CPAD 為PAD 上電容，NMOS 和PMOS 上漏極電容為Cn和Cp 。 PAD 上電容相對固定，可以通過一些優(yōu)化來減小。 漏極電容主要有兩部分組成:漏極和柵極之間的電容、漏極的結(jié)電容。 在版圖不變的情況下，漏柵電容大小基本不變，但漏極結(jié)電容會隨著漏極電壓的變化而出現(xiàn)較大變化。 當輸入信號的電壓幅值增大時，NMOS 的漏極結(jié)電容會變小，而PMOS 的漏極結(jié)電容卻會增大。 因此，在信號電壓幅值變化的時候，PMOS 和NMOS 的漏極結(jié)電容可以形成互補，總的寄生電容相對穩(wěn)定。 文中提出的電路在保證合適的耐壓要求前提下，輸入電容較小并且能保持相對恒定，所以比較適合應(yīng)用于高速模擬電路。

對于每一個輸入或輸出管腳來講，按照對地或?qū)﹄娫捶烹姷牟煌?，可以分? 種放電模式[3 ] :正電荷對地( Positive to Uss ， PS) 、負電荷對地(Negative to Uss ， NS) 、正電荷對電源( Positive toUdd ， PD) 以及負電荷對電源( Negative to Udd ，ND) 。 因此在設(shè)計ESD 保護電路是需要考慮上述4種不同的放電模式。

以下分析該電路的基本工作原理，由于同一個MOS 管在不同的ESD 電壓極性下的耐壓值也大不相同，NMOS 管在NS 模式下的耐壓值一般高出PS模式下10 倍以上，而PMOS 管在PD 模式下的耐壓值高出ND 模式下10 倍以上，而一塊芯片的耐壓能力是由其所有管腳在所有模式下的最低耐壓值所決定的，故要分析4 種放電模式下的電路工作原理，尤其是注意PS 和ND 模式下的放電途徑。

該保護電路在NS 模式下通過M9 釋放ESD 電流，在PD 模式下通過M8 釋放，均能達到較高的耐壓值(見表1) 。 當放電模式是PS 模式時，利用電源間的保護電路來形成一條新的放電路徑，電流通過ggPMOS(M8 ) 正向偏置的寄生二極管流向Udd ，Udd和GND 之間的電壓升高，M6 和M3 構(gòu)成的RC 檢測電路，觸發(fā)大尺寸的MOS 管(M2 ， M0 ) 迅速導(dǎo)通，在Udd 和GND 之間形成通路， 有效放電。 由于ggPMOS 的寄生二極管處于正向偏置，Udd 和GND之間瀉流管尺寸很大，所以電路可以承受很大的電壓。 在ND 模式下原理類似，即通過ggNMOS ( M9 )正向偏置的寄生二極管，以及中間的鉗位電路瀉放ESD 電流。 圖4 是上述Udd到Uss片上保護電路原理的示意圖。

 Spice 仿真以及ESD 測試結(jié)果
由于ESD 保護電路以及封裝所帶來的寄生電容和寄生電感對原有輸出信號會有影響，尤其是在高速模擬電路中，頻率越高信號畸變越嚴重，所以建立合適的仿真模型并進行有效的仿真是必須的。信號一般經(jīng)過驅(qū)動， ESD 保護，和封裝引線才能傳到芯片外的負載上，封裝的模型根據(jù)選用的封裝形式和廠家提供的參數(shù)決定。 一般IC 封裝會給出端口的寄生電容，電阻和電感，其等效模型如圖5所示。 將該模型與前面的ESD 保護電路(圖3) 串連起來就可以得到端口模型， 可用spice 對用于USB2.0 的環(huán)境，在480 MHz 頻率下的收發(fā)電路進行仿真，其仿真波形如圖6 所示。 輸出端口out1 是不考慮端口模型的影響，480 MHz 時鐘的輸出較為理想，out2 是加入端口模型后的時鐘輸出，波形有所畸變，但仍能滿足電路設(shè)計要求。

上述ESD 保護電路(見圖3) 在被應(yīng)用于設(shè)計USB2. 0 接口芯片中。 該芯片的最高時鐘頻率為480 MHz ，采用TSMC 公司的0. 25μm 混合信號工藝進行了流片。 流片后的芯片用抗靜電測試儀( Thermo Keytek 公司，型號: ZAPMASTER 714)進行了測試，其結(jié)果如表1 所示，給出了在上述4 種不同的放電模式下的耐壓值。 測試結(jié)果表明在所有測試條件下的人體模型最高擊穿電壓(V) 超過了正負2 500 V。

 結(jié)　論
在高速的模擬電路設(shè)計中， ESD 成為芯片能否正常工作的重要考慮因素。 文中提出了在用柵極接地的NMOS 和柵極接電源PMOS 管的基礎(chǔ)上，結(jié)合電源與地之間的高速靜電瀉放回路的新的電路結(jié)構(gòu)。 經(jīng)過實際測試，在HBM 模型下可以承受正負2 500 V 的高壓，并且該電路對正常信號的影響