簡(jiǎn)介

在電動(dòng)機(jī)控制等部分應(yīng)用中，放緩開關(guān)期間的dV/dt非常重要。速度過快會(huì)導(dǎo)致電動(dòng)機(jī)上出現(xiàn)電壓峰值，從而損壞繞組絕緣層，進(jìn)而縮短電動(dòng)機(jī)壽命。在本應(yīng)用說明中，來(lái)自UnitedSiC 的Zhongda Li比較了三種不同的dV/dt控制方法。

 

Zhongda Li博士于2007年獲得北京大學(xué)理學(xué)士學(xué)位，于2013年獲得倫斯勒理工學(xué)院電氣工程博士學(xué)位。他擁有10余年的SiC和GaN器件技術(shù)研究經(jīng)驗(yàn)。他曾發(fā)表過30

 

dV/dt開關(guān)

降低硅MOSFET、IGBT和SiC MOSFET的開關(guān)dV/dt的傳統(tǒng)方法可能會(huì)提高外部柵極電阻值。因?yàn)檫@些器件的CGD（CRSS）相對(duì)較高，所以外部RG值可以放緩dV/dt而不會(huì)過度延遲時(shí)間。對(duì)于圖騰柱PFC等快速開關(guān)應(yīng)用而言，這種方法非常好，在這種情況下，較快的dV/dt會(huì)帶來(lái)較低的開關(guān)損耗。然而，對(duì)于電動(dòng)機(jī)等較慢的應(yīng)用而言，它可能需要非常高的電阻值。要將其放緩到5~8V/ns可能需要幾千歐姆的柵極電阻，這可能會(huì)導(dǎo)致過長(zhǎng)的開關(guān)延遲時(shí)間，進(jìn)而導(dǎo)致步進(jìn)速率低。對(duì)于位置控制應(yīng)用，這可能會(huì)使性能受損。

 

有些方法可以將SiC FET器件的dV/dt有效控制在從45V/ns至5V/ns的范圍內(nèi)，而不會(huì)導(dǎo)致過長(zhǎng)的延遲時(shí)間。這三種方法是：外部柵漏電容、器件RC緩沖電路和JFET直接驅(qū)動(dòng)，它們需要在標(biāo)準(zhǔn)TO247-4L封裝（UF3SC120009K4S）中使用UnitedSiC 9m? 1200V SiC FET，并在75A/800V下開關(guān)。

 

外部柵漏電容

第一種方法是在半橋的高側(cè)和低側(cè)FET的柵極和漏極之間添加外部柵漏電容（CGD）。對(duì)于所選SiC FET，CGDEXT的值選定為68pF。我們故意將一個(gè)20nH的寄生電感與外部電容串聯(lián)，以說明此方法對(duì)于路徑中的寄生電感不敏感（圖1）。

在使用獨(dú)立器件的真實(shí)應(yīng)用中，這種寄生電感應(yīng)該遠(yuǎn)小于20nH，因?yàn)橥獠緾GD可能會(huì)置于電路板上靠近FET的位置。然而，如果在模塊內(nèi)使用UnitedSiC FET芯片，并將外部CGD置于模塊外，則路徑中可能會(huì)存在20nH的寄生電感。

 

我們首先使用UF3SC120009K4S SPICE模塊通過SPICE模擬優(yōu)化外部CGD方法，然后使用雙脈沖測(cè)試電路對(duì)其進(jìn)行實(shí)驗(yàn)驗(yàn)證。68pF的外部CGD被有意焊接在TO247-4L的C引腳和D引腳之間，而不是電路板上，以提高路徑中的寄生電感。

 

從實(shí)驗(yàn)測(cè)量和SPICE模擬中得到的關(guān)閉和打開波形被疊加在一起以進(jìn)行比較。在圖2中，測(cè)量波形和模擬波形非常吻合。

 

圖2 實(shí)驗(yàn)測(cè)量（實(shí)線）和SPICE模擬（虛線）的關(guān)閉（左）和打開波形疊加（75A，800V，外部CGD為68pF，RG為33?）

 

在外部CGD為68pF的情況下，使用10?至33?的RG可以將dV/dt有效控制在25V/ns至5V/ns范圍內(nèi)。對(duì)于SPICE和實(shí)驗(yàn)，通過計(jì)算打開和關(guān)閉轉(zhuǎn)換期間的IDS×VDS得到EON和EOFF，該值和預(yù)計(jì)一樣隨RG增加。

 

外部CGD可以容忍高寄生電感（在SPICE中為20nH）的原因是開關(guān)期間的電流非常小。對(duì)于外部CGD為68pF，dV/dt為8V/ns的情況，估計(jì)電流僅為0.54A且與SPICE模擬中的電流一致。因此，它適用于模塊，在采用模塊形式時(shí)，外部CGD置于模塊外，位于電路板柵極驅(qū)動(dòng)上，且路徑中有一些寄生電感。

 

器件RC緩沖電路

第二個(gè)dV/dt控制方法將RC緩沖電路與高側(cè)開關(guān)和低側(cè)開關(guān)并聯(lián)。我們故意將一個(gè)20nH寄生電感與緩沖電路串聯(lián)，旨在證明這種方法的緩沖電路路徑中可以容忍寄生電感（圖3）。

 

圖 3 RC緩沖電路與FET并聯(lián)（包括高側(cè)和低側(cè)FET）以實(shí)現(xiàn)dV/dt控制

 

在使用獨(dú)立器件的真實(shí)應(yīng)用中，RC緩沖電路可能非?？拷麱ET，且寄生電感僅為幾nH。但是如果在模塊內(nèi)采用UnitedSiC FET芯片，則RC緩沖電路可以置于模塊外，且路徑中可能存在20nH的寄生電感。

 

從實(shí)驗(yàn)測(cè)量和SPICE模擬中得到的關(guān)閉和打開波形被疊加在一起以進(jìn)行比較（圖4）。請(qǐng)注意，圖表中的IDS電流包含緩沖電路電流。實(shí)驗(yàn)和SPICE模擬表明，dV/dt可以被最高5.6nF的C_SNUBBER（緩沖電路電容器）有效控制在50V/ns至5V/ns范圍內(nèi)。

 

圖 4實(shí)驗(yàn)測(cè)量（實(shí)線）和SPICE模擬（虛線）的關(guān)閉（左）和打開波形疊加（75A，800V，RC緩沖電路為0.5?，5.6nF）

 

開關(guān)損耗（EON、EOFF和ESW）通過計(jì)算開關(guān)轉(zhuǎn)換期間的IDS×VDS得到，其中IDS包括緩沖電路電流。因此，EON和EOFF中包含緩沖電路的損耗。然而，0.5? R_SNUBBER上的緩沖電路損耗非常低，尤其是當(dāng)dV/dt較慢時(shí)。在C_SNUBBER為4nF，關(guān)閉dV/dt=8V/ns時(shí)，SPICE表明，緩沖電路損耗僅為0.2mJ，即在開關(guān)f=10kHz時(shí)為2W。我們發(fā)現(xiàn)，緩沖電路也能容忍高寄生電感（在SPICE中為20nH），因此，如果使用模塊形式，RC緩沖電路可以置于模塊外。

 

JFET直接驅(qū)動(dòng)

第三種方法是直接驅(qū)動(dòng)，在這種情況下，Si MOS僅會(huì)在電路啟動(dòng)后打開一次，JFET柵極直接切換到-15V到0V之間（圖5）。在這種配置中，常關(guān)操作會(huì)被保留，不過會(huì)需要柵極PWM和簡(jiǎn)單的“啟用”信號(hào)。

 

在開關(guān)瞬態(tài)，高側(cè)JFET保持關(guān)閉且電壓為-15V，需要同步整流才能讓續(xù)流JFET將第三象限中的通導(dǎo)損耗降低。

 

圖5 JFET直接驅(qū)動(dòng)方法（在高側(cè)和低側(cè)FET上均有）以實(shí)現(xiàn)dV/dt控制

 

因?yàn)镾iC JFET有可觀的CRSS（CGD），所以一個(gè)4.7?的小RG就足以將dV/dt放緩至5V/ns。從實(shí)驗(yàn)測(cè)量和SPICE模擬中得到的關(guān)閉和打開波形被疊加在一起以進(jìn)行比較（圖6）。

 

圖6 實(shí)驗(yàn)測(cè)量（實(shí)線）和SPICE模擬（虛線）的關(guān)閉（左）和打開波形疊加（75A，800V，JFET直接驅(qū)動(dòng)且RG為4.7?）

 

SPICE（虛線）與實(shí)驗(yàn)（實(shí)線）波形間的IDS電流波形十分吻合。但是實(shí)驗(yàn)VDS波形表明其dV/dt比SPICE波形慢。原因可能是在dV/dt變換期間實(shí)驗(yàn)中使用的JFET柵極驅(qū)動(dòng)器不能提供足夠的柵極電流來(lái)為JFET CRSS充電和放電，導(dǎo)致dV/dt放慢。

 

將SPICE和測(cè)量得到的dV/dt進(jìn)行比較會(huì)發(fā)現(xiàn)，可以將dV/dt很好地控制在15V/ns到4V/ns之間。使用與前兩種方法相同的做法可以得到開關(guān)損耗，EON和EOFF和預(yù)計(jì)一樣隨著JFET RG增加。

 

三種dV/dt控制方法比較

在dV/dt ≤ 8V/ns這一相同限制下，使用SPICE模擬對(duì)這三種方法進(jìn)行了比較（圖1）。

 

表1 在dV/dt最大等于8V/ns的情況下，SPICE模擬的75A/800V開關(guān)下的性能

 

JFET直接驅(qū)動(dòng)方法表現(xiàn)出的整體開關(guān)損耗最低，為9.02mJ。與其他兩種方法相比，這種方法需要負(fù)壓才能驅(qū)動(dòng)SiC JFET，并且需要在電路啟動(dòng)時(shí)為Si MOS提供啟用信號(hào)，從而增加了柵極驅(qū)動(dòng)的復(fù)雜性。標(biāo)準(zhǔn)UnitedSiC FET不提供到JFET柵極的通路，但是新的雙柵極TO247-4L產(chǎn)品正在開發(fā)中，既有SiC JFET柵極和Si MOS柵極，又適合JFET柵極驅(qū)動(dòng)。這種方法還適合模塊，可以添加單獨(dú)的JFET柵極引腳。如此項(xiàng)研究所示，JFET柵極路徑可忍受合理的寄生電感（在SPICE中為20nH），因此可以將JFET柵極驅(qū)動(dòng)器放置在模塊頂部的柵極驅(qū)動(dòng)電路板上。

 

外部CGD和器件RC緩沖電路方法表現(xiàn)出了較高的開關(guān)損耗，但是它們不需要到JFET柵極的通路。當(dāng)在獨(dú)立封裝（如TO247）中使用UnitedSiC FET時(shí)，兩種方法都可以輕松實(shí)施到電路板上。由于這兩種方法可以忍受合理的寄生電感（在SPICE中為20nH），它們還適合內(nèi)部有UnitedSiC芯片的模塊。

 

RC緩沖電路方法的一個(gè)缺點(diǎn)是它不能分別調(diào)整關(guān)閉和打開dV/dt。如表1所示，要實(shí)現(xiàn)8V/ns的打開dV/dt，關(guān)閉dV/dt必須降低至4V/ns，這會(huì)提高EOFF。

 

然而，外部CGD和JFET直接驅(qū)動(dòng)方法使用單獨(dú)的RGON和RGOFF，可以分別調(diào)整這二者。如表1所示，通過分別優(yōu)化RGON和RGOFF，可以讓打開和關(guān)閉dV/dt均為8V/ns。

 

總結(jié)

總而言之，運(yùn)用這些簡(jiǎn)單技術(shù)可以實(shí)現(xiàn)良好的dV/dt控制。較低的通導(dǎo)損耗和短路穩(wěn)健性這兩個(gè)UnitedSiC FET優(yōu)勢(shì)對(duì)于高效可靠的電動(dòng)機(jī)驅(qū)動(dòng)應(yīng)用而言極為重要。