中心議題：

• WCSP 的優(yōu)點介紹
• WCSP 面臨的諸多挑戰(zhàn)
• WCSP 的未來發(fā)展趨勢

晶圓芯片級封裝 (WCSP) 去掉了許多傳統(tǒng)的封裝步驟，例如：裸片焊接、引線接合以及芯片級倒裝片 (flip chip) 連接工藝等。這種方法使半導(dǎo)體客戶加速了產(chǎn)品上市進(jìn)程。WCSP 應(yīng)用正擴(kuò)展到一些新領(lǐng)域，并逐漸出現(xiàn)基于引腳數(shù)量和器件類型的細(xì)分市場。集成無源分立 RF 和存儲器件的 WCSP 應(yīng)用也正擴(kuò)展到邏輯 IC 和 MEMS。但是這種發(fā)展也帶來了許多挑戰(zhàn)，包括裸片尺寸和引腳數(shù)的增長對板級可靠性所產(chǎn)生的影響。本文將介紹我們當(dāng)前面臨的諸多挑戰(zhàn)，以及集成化和硅過孔 (TSV) 技術(shù)等一些未來發(fā)展趨勢。
 

晶圓芯片級封裝具有各種裸片尺寸、焊球間距和封裝厚度，這些都是 WCSP 的所有關(guān)鍵實現(xiàn)因素。

WCSP 在過去十年獲得了長足的發(fā)展，已成為主要尺寸封裝之一。WCSP 專業(yè)技術(shù)公司已經(jīng)從一些小公司發(fā)展成為大型封裝分包商，以及一些擁有 150mm、200mm 和 300mm 制造能力（制造能力和趕超能力需求迅速增長）的大型集成器件廠商。由于早期的一些用戶集成了無源器件和分立器件，使應(yīng)用空間也獲得了相當(dāng)大的增長。

由于 WCSP 已經(jīng)發(fā)展成熟，大型裸片和器件類型變得多樣化。在整個發(fā)展過程中，始終保留著一個關(guān)鍵屬性：在不使用倒裝片底層填充 (underfill) 的情況下獲得可靠性（限制裸片尺寸）。

焊球間距始終主要為 0.5mm，而大批量生產(chǎn)時仍為 0.4mm。0.3mm 的凸焊能力已得到證明，但其采用受到安裝表面貼裝技術(shù) (SMT) 工具集功能、基板成本以及倒裝片底層填充潛在需求的阻礙。

材料組合以及對工藝條件的理解能力都已得到提高。這些反過來又支持更高的可靠性，以及敏感器件更低的固化溫度，例如：存儲器等。

為什么采用 WCSP？

WCSP 具有許多優(yōu)點，包括封裝尺寸縮小、更低的成本、更高的電氣性能以及比傳統(tǒng)封裝相對簡單的結(jié)構(gòu)等。相比倒裝片板上組件，WCSP 器件一般不要求倒裝片底層填充。實際上，已經(jīng)得到證明的是：0.4mm 最小焊球間距和 126 引腳數(shù)的 WCSP 器件并不需要使用倒裝片底層填充來滿足板級可靠性要求。隨著 WCSP 尺寸和引腳數(shù)的不斷增加，這一優(yōu)點也受到了挑戰(zhàn)，但如果使用了正確的協(xié)同設(shè)計策略這種優(yōu)點仍然可以保留。由于 WCSP向 0.3mm 焊球間距轉(zhuǎn)移，很可能會要求使用倒裝片底層填充來確保滿足板級可靠性要求。盡管擁有很多優(yōu)勢，但也存在眾多挑戰(zhàn)——最明顯的便是可靠性和設(shè)計挑戰(zhàn)。

WCSP 的挑戰(zhàn)

相當(dāng)多的研究已經(jīng)幫助克服了這些挑戰(zhàn)，而 WCSP 封裝已在許多新的器件類型和應(yīng)用得到應(yīng)用。除可靠性和設(shè)計挑戰(zhàn)以外，其他主要的挑戰(zhàn)還包括測試和晶圓處理。未來的一些機(jī)遇（包括 3D/TSV）將帶來更多的挑戰(zhàn)，從而需要創(chuàng)新型解決方案。

板級可靠性。一般而言，板級可靠性 (BLR) 測試包括溫度周期變化、壓降測試和彎曲測試。但是了解對組件應(yīng)用可靠性的影響也很重要，包括使用實例和貼裝結(jié)構(gòu)（貼裝至印刷線路板 (PWB) 層壓板模塊還是陶瓷模塊）。焊盤過孔和非焊盤過孔混合結(jié)構(gòu)使用的一些模塊應(yīng)用在獲得 BLR 方面最為困難。但是，我們可以使用一些協(xié)同設(shè)計策略來提高 BLR 性能，包括層疊結(jié)構(gòu)、智能焊球數(shù)量減少以及獨特的重新分布層 (RDL) 設(shè)計。

由于移動設(shè)備廠商壓低其印刷電路板 (PCB) 上無源組件的高度，半導(dǎo)體供應(yīng)商也同步降低了封裝高度。結(jié)果，隨著焊料基準(zhǔn)距的減小，板級溫度周期性能也被降低，因為硅和 PCB 材料之間熱膨脹的錯配系數(shù)。在低引腳數(shù)模擬器件中，例如：音頻放大器等，這些整體應(yīng)力并不是一個大問題。但是，隨著器件功能增加以及更多組件集成到同一塊硅片中，最遠(yuǎn)焊球 DNP（到中性點的距離）會更大，從而增加 BLR 風(fēng)險。
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新一代 WCSP 將側(cè)重于封裝的掩模組減少。掩模減少，可以實現(xiàn)更短的產(chǎn)品上市時間和更低的封裝成本。但是，必須要在不犧牲電遷移和 BLR 的情況下實現(xiàn)這種轉(zhuǎn)變。在 WCSP 中，我們習(xí)慣上認(rèn)為最必需的一層是凸塊底部金屬層，其會減緩焊料中錫和 RDL 之間的反應(yīng)。進(jìn)一步來說，擴(kuò)散阻隔層將會與重分布層混合，從而除去 UBM 層。
 

圖 1 晶圓制造廠 RDL（直接位于硅鋁焊盤上的凸塊）

設(shè)計。WCSP 供應(yīng)商在從焊盤到區(qū)域陣列范圍 (area array pattern) 的什么地方構(gòu)建布線所需的 RDL 存在爭議。晶圓加工廠方法（請參見圖 1）中，通常將一個額外增加的鋁層用于這種連接。這種方法的缺點是凸塊支持會占用很多的頂層金屬面積。 
 

圖 2 凸塊晶圓廠 RDL（RDL 線跡上的凸塊）

最常見是使用銅的凸塊晶圓廠RDL（請參見圖 2）方法。這種方法具有更高的電流密度和可靠性，因為可以使用更厚的電介質(zhì)和金屬層。凸塊晶圓廠 RDL 還允許將出貨晶圓分成不同的封裝類型，包括傳統(tǒng)的引線接合封裝或者 WCSP，其為產(chǎn)品開發(fā)階段理想的選擇，因為可以很容易地生產(chǎn)電氣特性的快速批量樣片。相同器件可以使用不同方法時，客戶會根據(jù)散熱額定值、單價以及最適合其應(yīng)用的尺寸來選擇某種封裝。未來，隨著晶圓廠采用一些創(chuàng)新型銅工藝解決方案/結(jié)構(gòu)，并增加更厚的電介質(zhì)容量，業(yè)界對于從單獨凸焊廠向晶圓廠轉(zhuǎn)移的這一過程可能會進(jìn)行重新評估。

另一個重要的挑戰(zhàn)是了解 RDL 布局對 RF 性能的影響。作為協(xié)同設(shè)計努力的一個部分，IC 處于平面布局說明時就必須對 RDL 進(jìn)行設(shè)計，旨在優(yōu)化器件性能。另外，必須遵循一種結(jié)構(gòu)化的協(xié)同設(shè)計方法，以保證電氣性能和機(jī)械可靠性，因為組件焊球的位置也在平面布局期間確定。多種封裝配置（WCSP、引線接合 BGA、倒裝片 BGA）中相同硅設(shè)計的使用，也可以在結(jié)構(gòu)化協(xié)同設(shè)計嘗試期間確定。

隨著硅節(jié)點的技術(shù)進(jìn)步以及裸片尺寸的縮小，我們必須注意其他一些挑戰(zhàn)。我們必須理解低介電常數(shù) (low-k) 電介質(zhì)的 WCSP 完整性、劃片街區(qū) (saw streets) 寬度減少以及多個晶圓廠和組裝廠的整合，目的是確保 WCSP 封裝的完整性和可靠性得到維持。

WCSP 的更多挑戰(zhàn)

測試。典型 WCSP 工藝的一個常見問題是缺少最終封裝測試。大多數(shù)情況下，最終電氣測試都是在凸塊回流后在晶圓層進(jìn)行。因此，在制造過程的這一“后端”部分，必須進(jìn)行高強(qiáng)度的目視檢查，其包括激光標(biāo)記、切割和封裝。隨著這種封裝進(jìn)入汽車和醫(yī)療行業(yè)，工藝控制和質(zhì)量檢查系統(tǒng)便成為必需。

晶圓承載。從合格制造到 SMT 組裝的整個過程期間，正確的 WCSP 器件承載都至關(guān)重要。為了確保 WCSP 生產(chǎn)期間較高的組裝良率，很重要的一點就是將所有過程步驟都實現(xiàn)自動化，從而保證操作員晶圓承載從少到無。在合格檢查期間，在應(yīng)力測試和電氣測試之間承載器件時，使用試片板等臨時載板可以幫助防止對器件的損壞。WCSP組件一般在切割成形以前以晶圓形式測試，其有助于避免承載單個封裝帶來的器件損壞。

隨著 WCSP 封裝厚度不斷減小來滿足終端客戶高度要求，晶圓承載變得越來越重要，同時也越來越富有挑戰(zhàn)性。更薄的 WCSP 封裝意味著更薄的晶圓，其在 WCSP 制造過程期間導(dǎo)致晶圓彎曲變形。另外，終端客戶 SMT 工藝必須能夠在沒有組裝損壞的情況下承載薄硅片。

WCSP 的未來趨勢

隨著 WCSP 的發(fā)展，我們將見證 TSV 互連技術(shù)的融合，其提供有源端到裸片后端的電氣連接。這種能力允許 IC 或者其他組件（MEMS、無源組件等）堆疊，從而構(gòu)建起高集成度的芯片組或者系統(tǒng)級封裝 (SiP) 系統(tǒng)。
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針對 CMOS 圖像傳感器 (CIS) 和 MEMS 產(chǎn)品的一些 TSV 型解決方案已經(jīng)投產(chǎn)，同時將這種技術(shù)用于那些要求高性能、低功耗、異構(gòu)功能集成、小體積和低成本的產(chǎn)品應(yīng)用很有益處。
 

圖 3 WCSP 的未來發(fā)展趨勢是堆疊封裝配置結(jié)構(gòu)，其包括 WCSP與 TSV、無源組件、MEMS 和 IC 的組合。

圖 3 描述了堆疊 WCSP 封裝概念。底部 TSV 晶圓可以是一個有源 WCSP 器件（一個中介層）或者是一個集成無源中介層，而頂部則可以為一個 IC、MEMS 器件、分立無源器件或者另一個此類器件。

由于這種堆疊 WCSP 封裝組裝的配置結(jié)構(gòu)和方法有很多種，因此在選擇產(chǎn)品集成流程或路徑以前，需要仔細(xì)考慮集成方案、可靠性問題、商業(yè)模式（供應(yīng)鏈）和成本。就 TSV 制造來說，較普遍的流程是“中間過孔”工藝（BEOL 層中晶圓變薄以前形成的過孔），然后是“后過孔”工藝（完成包括變薄等 WCSP 晶圓處理以后形成的過孔）。
后過孔工藝成本較低，因為 TSV 和后端 RDL 同時生產(chǎn)。要求細(xì)間距和更小過孔直徑時，中間過孔工藝具有優(yōu)勢；這些要求的目的是獲得高性能，以及實現(xiàn)芯片尺寸符合要求。隨后，堆疊組件的組裝涉及使用引線接合、SMT 或者倒裝片工藝的連接，之后是二次成型步驟（如果需要）。另外一種可能性是，最終封裝僅為一種獨立 TSV-WCSP，各種組件堆疊在其上面，同 POP（堆疊式封裝）類似，也可以簡單地將其嵌入到基板或 PCB 層壓板中。

堆疊 WCSP 制造流程的重點開發(fā)領(lǐng)域之一是 TSV 蝕刻及電鍍步驟（部分或者全部填充）、組件堆疊互連及組裝方法（取決于散熱預(yù)算）、二次成型材料的選擇（可產(chǎn)生最小晶圓級和封裝級扭曲變形）、兼容二氧化物沉淀和堆疊組件組裝工藝的載體晶圓粘合劑的選擇以及薄未模塑或模塑晶圓或者薄裸片的承載和出貨。
 

WCSP 的小體積和高可實現(xiàn)引腳數(shù)將帶來許多新的應(yīng)用機(jī)遇。

所有這些都要求追加資金實現(xiàn)載體晶圓支持系統(tǒng)，用于接合/剝落器件晶圓或堆疊晶圓配件、芯片到晶圓 (C2W) 抓放或倒裝片接合機(jī)、晶圓級模機(jī)、后端光刻以及氧化物沉積工具等。

正如任何新的封裝技術(shù)一樣，都會面臨巨大的可靠性和可制造性挑戰(zhàn)。在 WCSP 封裝中使用倒裝片底層填充和模具復(fù)合材料后，封裝濕度敏感水平 (MSL) 級別不再是 MSL1。中間過程步驟期間和最終封裝級的扭曲控制，對避免出現(xiàn) SMT 問題至關(guān)重要。

TSV 裸片本身的強(qiáng)度較低，其會轉(zhuǎn)化成裸片開裂或者電介質(zhì)開裂和脫層問題。其他一些潛在的可靠性問題還包括 TSV 氧化物襯墊開裂、CTE 錯位帶來的空隙、微凸塊或互連可靠性以及 RDL 層脫層或線跡開裂等。

結(jié)論

對于那些尋求更低成本和更短產(chǎn)品上市時間的一些客戶來說，WCSP 具有明顯的優(yōu)勢，但卻并非沒有挑戰(zhàn)。隨著時間的推移，WCSP 將會不斷發(fā)展，對它的需求也會不斷增加。我們今天面臨的挑戰(zhàn)正逐一得到克服，為新一代封裝鋪平了道路——包括集成技術(shù)和 3D 結(jié)構(gòu)，它們將會為半導(dǎo)體產(chǎn)品增加更多的功能。

作者簡介
David Stepniak 畢業(yè)于凱斯西儲大學(xué)(Case Western Reserve U) ，獲電子工程理學(xué)士學(xué)位，后又畢業(yè)于巴特勒大學(xué) (Butler U.)，獲 MBA。他現(xiàn)任  TI WCSP 和 3D 封裝經(jīng)理，聯(lián)系方式：Dallas support bldg., TI Blvd., Dallas, TX 75243 MS 3221; 214-567-9252; d-stepniak@ti.com。
Craig Beddingfield 畢業(yè)于美國密西西比州立大學(xué) (Mississippi State U.)，獲電子工程理學(xué)士學(xué)位，現(xiàn)任 TI 無線終端業(yè)務(wù)封裝開發(fā)經(jīng)理。
Chris Manack 畢業(yè)于俄克拉荷馬大學(xué) (U. of Oklahoma)，獲電子工程理學(xué)士學(xué)位，現(xiàn)任 TI 高性能模擬封裝開發(fā)工程師。
Rajiv Dunne 先后畢業(yè)于印度伯拉理工學(xué)院(Birla Institute of Technology & Science (BITS), India)，獲機(jī)械工程理學(xué)士學(xué)位；美國波士頓大學(xué) (Boston U.)，獲航空航天工程碩士學(xué)位；佐治亞理工學(xué)院 (Georgia Institute of Technology)，獲機(jī)械工程博士學(xué)位。他現(xiàn)任 TI  封裝開發(fā)工程師。