時鐘生成器件包含抖動衰減功能、內(nèi)部VCO以及各種輸出和很多同步管理功能，現(xiàn)已問世，它能解決這個系統(tǒng)問題。然而，在很多實際應(yīng)用中， 數(shù)據(jù)轉(zhuǎn)換器陣列所需的大量時鐘已經(jīng)超出了單個IC元件所能提供的極限。設(shè)計人員試圖連接多個時鐘生成和時鐘分配元件，創(chuàng)建豐富的時鐘樹。

 

本文將提供一個關(guān)于如何構(gòu)建靈活可編程時鐘擴(kuò)展網(wǎng)絡(luò)的真實案例， 它不僅具有出色的相位噪聲/抖動性能，還可將所需的同步信息從時鐘樹的第一個器件傳遞至最后一個器件， 同時提供確定性控制。

 

 

無線通信系統(tǒng)從3G到4G和LTE(以及5G，目前正在規(guī)范討論階段)的演進(jìn)是推動高速數(shù)據(jù)轉(zhuǎn)換和同步的關(guān)鍵技術(shù)因素。在蜂窩基站應(yīng)用中，多種因素共同作用，提高了數(shù)據(jù)帶寬要求。主要的因素是，訂閱數(shù)量的增加導(dǎo)致對更為豐富的多媒體內(nèi)容的需求，以及對于使用全球蜂窩基礎(chǔ)設(shè)施的機(jī)器間通信的新應(yīng)用需求。其結(jié)果是，設(shè)計人員尋求全新的創(chuàng)新型RF收發(fā)器架構(gòu)，這種架構(gòu)具有更高的通道數(shù)， 使用諸如有源天線設(shè)計、大規(guī)模MIMO 和高級波束成形等技術(shù)。

 

具有大量輸入和輸出的系統(tǒng)利用多條傳輸路徑，需要大量的ADC和DAC元件。數(shù)據(jù)轉(zhuǎn)換要求擴(kuò)大后， 采樣時鐘生成和同步就成了很大的設(shè)計挑戰(zhàn)。在復(fù)雜系統(tǒng)中，所需的時鐘信號數(shù)量可以輕松從幾個增加到上百個，如圖1所示。

 

JESD204B標(biāo)準(zhǔn)定義了串行數(shù)據(jù)接口，可用來減少寬帶數(shù)據(jù)轉(zhuǎn)換器和其它系統(tǒng)IC之間的數(shù)據(jù)輸入/輸出數(shù)量。數(shù)據(jù)I/O數(shù)量的下降解決了高速、高位數(shù)數(shù)據(jù)轉(zhuǎn)換器的互連問題。以更少的互連提供寬帶數(shù)據(jù)轉(zhuǎn)換器的能力簡化了PCB布局布線，實現(xiàn)了更小的尺寸，卻不降低整體系統(tǒng)性能。這些改進(jìn)對于克服大部分應(yīng)用中的系統(tǒng)尺寸和成本限制非常重要，包括無線基礎(chǔ)設(shè)施、便攜式儀器儀表、軍事應(yīng)用和醫(yī)療超聲設(shè)備。

 

圖1：帶時鐘樹的數(shù)據(jù)轉(zhuǎn)換器系統(tǒng)

 

 

在含有大型數(shù)據(jù)轉(zhuǎn)換器陣列的復(fù)雜系統(tǒng)中，處理更大的數(shù)據(jù)量要求從天線到處理單元具有高SNR(信噪比)。從時鐘角度來講，SNR受限于采樣時鐘的相位噪聲。較差的相位噪聲性能會造成抖動并增加EVM(誤差矢量幅度)， 從而嚴(yán)重降低SNR，影響系統(tǒng)性能。一般而言，時鐘信號質(zhì)量用抖動來表示，其定義為目標(biāo)帶寬內(nèi)的相位噪聲積分。

 

通常，相位噪聲積分限值為幾十kHz到幾十MHz。然而，寬帶噪聲同樣很重要，因為較高的時鐘信號噪底同樣會影響系統(tǒng)SNR。較差的采樣時鐘還可能含有雜散信號內(nèi)容，會降低SFDR(無雜散動態(tài)范圍)。最終，考慮到占空比和上升/下降時間等參數(shù)，采樣時鐘質(zhì)量不應(yīng)僅在頻率域中定義， 還應(yīng)在時間域中定義。

 

這些是采樣時鐘的基本系統(tǒng)要求。然而，在大型數(shù)據(jù)轉(zhuǎn)換器陣列中，當(dāng)不同陣列的時鐘之間需要同步時， 通道間偏斜便是一個關(guān)鍵要求。這類系統(tǒng)的性能取決于同步數(shù)據(jù)陣列，因此對不同數(shù)據(jù)轉(zhuǎn)換器之間的偏斜很敏感。

 

功耗也是一個考慮因素。較高的功耗降低了系統(tǒng)效率，使溫度升高并增加冷卻成本和引線，且增加了潛在故障率。從商業(yè)角度出發(fā)，器件數(shù)和電路板空間同樣是很重要的，應(yīng)加以控制。

 

 

如前所述，在一個大規(guī)模系統(tǒng)中，單個時鐘IC通常沒有足夠的輸出來驅(qū)動所有分支。時鐘樹拓?fù)湟苍S可以克服這個問題，且能同步多個器件、設(shè)備，或多個系統(tǒng)。圖2給出了一個時鐘樹拓?fù)淇驁D。注意，樹形結(jié)構(gòu)的每一級都有延遲成分，由固定部分和不確定部分組成。

 

這些延遲可能受外界因素的影響，比如電壓和溫度變化，以及特定器件工藝變化。這種不精確性會疊加，可能導(dǎo)致ADC和DAC無法忍受的時序偏差，而高頻時需要對其時鐘信號進(jìn)行同步?，F(xiàn)代系統(tǒng)所要求的高工作頻率意味著苛刻的建立和保持時間。雖然固定延遲可以通過其它方面加以補(bǔ)償，但不確定性延遲卻無法在系統(tǒng)中補(bǔ)償。因此，設(shè)計人員的目標(biāo)便是通過某種方式控制不確定性延遲，最小化甚至完全消除其影響。

 

圖2：時鐘樹框圖

 

除這些限制外，樹形結(jié)構(gòu)應(yīng)當(dāng)是靈活的，以便根據(jù)系統(tǒng)需要增加分支數(shù)量，并輕松控制它們。

 

實現(xiàn)時鐘對齊和通道偏斜最小化目標(biāo)的常見做法是使用確定性— 也就是說，重復(fù)用于所有器件和所有上電時序。在JESD204B系統(tǒng)中， 需要對齊本地多幀時鐘(LMFC)，以實現(xiàn)確定性延遲。接口通過子類1(SYSREF)或子類2(SYNC)定義調(diào)用發(fā)送和接收器件的LMFC復(fù)位與對齊。系統(tǒng)中的不確定性延遲使得在1 個LFMC周期內(nèi)實現(xiàn)LMFC的對齊變得更為困難。因此，前文提到的帶高精度對齊功能的時鐘樹結(jié)構(gòu)可以幫助系統(tǒng)設(shè)計人員滿足LMFC對齊要求。

 

此外，設(shè)計人員還需確保在每一個數(shù)據(jù)轉(zhuǎn)換器輸入端觀察到相對于器件時鐘而言可以接受的SYSREF信號建立和保持時間。如果設(shè)計中使用了單時鐘芯片，則滿足建立和保持時間要求直接保證了具有適當(dāng)?shù)臅r序裕量，而在基于簡單時鐘緩沖器的多器件時鐘樹結(jié)構(gòu)中，控制建立和保持時間的難度更大。建議的時鐘樹結(jié)構(gòu)具有不同層級之間的確定性同步，有助于滿足所有層級的全部SYSREF/器件時鐘對建立/保持時序的要求。這種時鐘樹結(jié)構(gòu)可以滿足同步限制，并在不同層級之間實現(xiàn)每一個數(shù)據(jù)轉(zhuǎn)換器高速器件時鐘的相位對齊。

 

 

圖3顯示了一個四級時鐘樹示例，它采用了一個主時鐘生成器件(HMC7044)和三級扇出緩沖器(HMC7043)來創(chuàng)建多個同步時鐘，用于采樣板。

 

使用一個HMC7044器件作為時鐘樹的根；它是一個14路輸出時鐘生成器，抖動衰減支持JESD204B同步。HMC7043器件— 14路輸出扇出緩沖器— 用于每一級分支。這些器件完全兼容，它們的編程特性非常相似，因而可以很方便地進(jìn)行器件匹配以及增加或減少時鐘分配級，提升了系統(tǒng)的靈活性。

 

在時鐘樹的每一級，各輸出之間也許可以實現(xiàn)同步。在本系統(tǒng)中，HMC7044的輸出可以通過SPI命令(或者使用更精確的SYNC脈沖)進(jìn)行相位對齊。該命令將復(fù)位HMC7044的通用SYSREF定時器，它控制所有時鐘的輸出分頻器。所有輸出時鐘分頻器均通過SYSREF定時器命令同步對齊。SYNC命令到SYSREF定時器的延遲，以及開啟和關(guān)斷時間之間的延遲非常明確，并提供輸出之間具有確定性延遲的同步。此外，可以編程任意輸出，生成確定數(shù)量的脈沖，用作系統(tǒng)中的SYSREF脈沖。

 

時鐘分配器件HMC7043還含有非常相似的SYSREF定時器結(jié)構(gòu)。該器件利用RFSYNC信號來實現(xiàn)對齊。RFSYNC脈沖將啟動與HMC7044的SYNC信號相同的過程， 并且所有輸出都將以高精度同步。同樣，輸出可以設(shè)為脈沖模式，用作SYSREF脈沖。

 

建議的時鐘樹結(jié)構(gòu)基本使用SYSREF信號作為HMC7043的下一級RFSYNC信號，同時在每一級的輸出端保持相位對齊。通過仔細(xì)的架構(gòu)設(shè)計，所有這些時序信號都可以是確定性的，從而具有嚴(yán)格的偏斜控制。此外，每個器件都包含一個模擬延遲結(jié)構(gòu)，因此輸出之間的任何偏斜差異或任何線路長度的不相等都可以在源頭進(jìn)行補(bǔ)償。

 

圖3：四級時鐘樹示例

 

對于RF系統(tǒng)中的復(fù)雜數(shù)據(jù)轉(zhuǎn)換器陣列而言，可能需要使用不同的頻率，因為ADC、DAC、FPGA、本振和混頻器可能采用不同頻率的時鐘信號。HMC7044和HMC7043都集成了分頻器，可生成多種頻率的信號。另外，HMC7044具有雙PLL結(jié)構(gòu)，集成VCO，無需額外元件即可生成高頻時鐘。

 

常見通信系統(tǒng)的額外復(fù)雜性在于，大部分RF前端元件依賴串行接口連接到發(fā)送/接收模塊，要求數(shù)據(jù)和時鐘通過數(shù)字處理器或FPGA來嵌入/消除。這個過程通常會產(chǎn)生干擾基準(zhǔn)時鐘抖動，要求在較大的RF時鐘生成和分配器件中集成抖動衰減能力，比如HMC7044。

 

 

圖4顯示了所有輸出之間的偏斜。黃線和青線信號是脈沖SYSREF信號和第4級輸出的連續(xù)時鐘信號，它們無需額外的延遲調(diào)節(jié)即可同步。藍(lán)線信號是HMC7044的連續(xù)SYSREF信號，它通過模擬延遲功能與第4級輸出同步。本例中的總偏斜低于16ps。

 

圖4：四級輸出的時間域響應(yīng)

 

圖5顯示了四級時鐘樹的相位噪聲性能。時鐘發(fā)生器的相位噪聲同樣以淺藍(lán)色線表示?？傁辔辉肼曉诟哌_(dá)2MHz失調(diào)范圍內(nèi)無下降。給定每一級的加性噪聲( 加性抖動)， 則噪底性能不可避免地會下降，且在圖中的這一部分可以看出噪聲增加了6dB。HMC7044和HMC7043具有相同的輸出噪底(約為154dBc/Hz)，并且全部四個器件的噪聲下降至148dBc/Hz，這對于大多數(shù)系統(tǒng)而言仍然可以接受。

 

2457.6MHz時，12kHz到20MHz的積分噪聲計算得到52.7fs抖動rms， 相對于HMC7044輸出僅下降了數(shù)fs rms。在幾乎所有的實際系統(tǒng)中，這種性能下降是可以忍受的；但是如果不能接受的話，那么最終級可以用HMC7044來代替(而不是HMC7043)，它可以衰減時鐘樹本身的一切累積抖動。

 

圖5：四級輸出的時間域響應(yīng)

 

如前所述，在大量使用數(shù)據(jù)轉(zhuǎn)換器的系統(tǒng)中，功耗是最關(guān)鍵的問題之一。影響這類時鐘樹功耗的一個重要因素是使用的信號類型。HMC7044和HMC7043的輸出信號模式可以通過軟件控制單獨(dú)更改，從而提供了功耗與驅(qū)動強(qiáng)度及頻率之間的權(quán)衡選擇。原則上，低頻時可以使用低功耗LVDS， 而高頻時使用LVPECL和CML可以實現(xiàn)最佳性能。

 

 

本文中的討論適用于采用分布式大型數(shù)據(jù)轉(zhuǎn)換器陣列的各種不同系統(tǒng)，范圍涉及無線基礎(chǔ)設(shè)施、軍用雷達(dá)以及測試與測量系統(tǒng)。最近5G通信系統(tǒng)提出的更高頻率和帶寬調(diào)制方案的基礎(chǔ)是多RF輸入/輸出接口的當(dāng)前趨勢， 需要更多的數(shù)據(jù)轉(zhuǎn)換通道。此外，在某些最新的5G架構(gòu)方案中，相位陣列天線出現(xiàn)的頻率很高，它是降低功耗、提升輸出容量的一種途徑。

 

相位陣列技術(shù)廣泛用于軍事通信系統(tǒng)中，這項技術(shù)不僅需要大量時鐘， 還需要對這些時鐘進(jìn)行精確同步。

 

大型數(shù)據(jù)轉(zhuǎn)換器陣列的另一個重要使用場景是測試與測量系統(tǒng)，這類系統(tǒng)要求以高采樣速率捕獲大量數(shù)據(jù)、引入的噪聲盡可能低，并要求同步處理。這些系統(tǒng)同樣需要大量的同步時鐘。類似地，在高級醫(yī)療成像系統(tǒng)中，數(shù)據(jù)處理吞吐速率非常高，且要求并行數(shù)據(jù)采集路徑能同步操作。

 

正如本文所指出的，IC公司正在推出創(chuàng)新和實用的解決方案，以便實現(xiàn)這些高級設(shè)計。HMC7044和HMC7043等元件的設(shè)計考慮到了系統(tǒng)挑戰(zhàn)，它們旨在構(gòu)建高性能和靈活的時鐘樹，同時在多級時鐘擴(kuò)展中保持確定性相位精度。

 

作者：Kazim Peker，Altug Oz，ADI公司

 

本文來源于ADI。