【導讀】自大數(shù)據(jù)問世以來，用于超大規(guī)模數(shù)據(jù)中心、人工智能（AI）和網(wǎng)絡(luò)應用的片上系統(tǒng)（SoC）設(shè)計人員正面臨著不斷演進的挑戰(zhàn)。由于工作量的需求以及需要更快地移動數(shù)據(jù)，具有先進功能的此類SoC變得益發(fā)復雜，且達到了最大掩模版（reticle）尺寸。本文介紹了die-to-die連接的幾種不同用例，以及在尋找用于die-to-die鏈接的高速PHY IP時要考慮的基本注意事項。
自大數(shù)據(jù)問世以來，用于超大規(guī)模數(shù)據(jù)中心、人工智能（AI）和網(wǎng)絡(luò)應用的片上系統(tǒng)（SoC）設(shè)計人員正面臨著不斷演進的挑戰(zhàn)。由于工作量的需求以及需要更快地移動數(shù)據(jù)，具有先進功能的此類SoC變得益發(fā)復雜，且達到了最大掩模版（reticle）尺寸。因此，設(shè)計人員將SoC劃分為多芯片模塊（MCM）封裝的較小模塊。這些分離的芯片需要超短（ultra-short）和極短（extra-short）距離鏈接，以實現(xiàn)具有高數(shù)據(jù)速率的die間連接。除帶寬外，裸片到裸片（die-to-die）的連接還必須確保是極低延遲和極低功耗的可靠鏈接。本文介紹了die-to-die連接的幾種不同用例，以及在尋找用于die-to-die鏈接的高速PHY IP時要考慮的基本注意事項。
Die-to-die連接用例
MCM中die-to-die連接的新用例正在出現(xiàn)，其中一些包括：
高性能計算和服務(wù)器SoC接近最大掩模版尺寸
以太網(wǎng)交換機和網(wǎng)絡(luò)SoC超過最大掩模版尺寸
可擴展復雜算法的具有分布式SRAM的人工智能（AI）SoC
高性能計算和服務(wù)器SoC的面積正變得越來越大，達到550 mm2至800 mm2，從而降低了SoC的良率并增加了每個Die的成本。優(yōu)化SoC良率的更好方法是將SoC分為兩個或多個相等的同質(zhì)die（如圖1所示），并使用 die間PHY IP連接 die。在這種用例中，關(guān)鍵的要求是極低延遲和零誤碼率，因為更小的多個 die的表述和表現(xiàn)必須像單一die一樣。
圖1：需要die-to-die連接的高性能計算和服務(wù)器SoC示例
以太網(wǎng)交換機SoC是數(shù)據(jù)中心的核心，必須以快于12Tbps到25Tbps的速率傳送數(shù)據(jù)，這需要256個通道的100G SerDes接口，因此無法將這種SoC裝入800 mm2大小的掩模版。為克服這一挑戰(zhàn)，設(shè)計人員將SoC拆分為這樣一種配置：其中，內(nèi)核die被I/O die包圍，如圖2所示。然后，使用Die-to-die收發(fā)器將內(nèi)核die連接到I/O die。
在這種用例中，僅當die-to-die收發(fā)器的帶寬密度遠優(yōu)于I/O die中的長距離SerDes時， die拆分才有效用。因此，關(guān)鍵參數(shù)是每毫米的die邊緣（die-edge）帶寬密度。
圖2：需要die-to-die連接的以太網(wǎng)交換機SoC示例
在一款AI SoC中，每個die都包含智能處理單元（IPU）和位于每個IPU附近的分布式SRAM。在這種用例下，一個die中的IPU可能需要依賴于極低延遲的短距離die-to-die鏈接來訪問另一die中SRAM內(nèi)的數(shù)據(jù)。
圖3：需要die-to-die連接的AI SoC示例
在所有這些用例中，用于die-to-die連接的理想高速PHY可以簡化MCM封裝要求。由于每個通道的吞吐量高達112 Gbps，因此在通道數(shù)量相對有限的情況下可實現(xiàn)非常高的總吞吐量。在這種情況下，封裝走線間距和堆疊可能比較保守（L /S通常為10u /10u）。在這些用例中，也可以使用傳統(tǒng)、低成本、基于有機基材料的封裝。
Die-to-die連接的高速PHY IP要求
光互聯(lián)論壇（OIF）正在定義電氣I/O標準，以在超短距離（USR）和極短距離（XSR）鏈路上以高達112Gbps的數(shù)據(jù)速率傳輸數(shù)據(jù)。這些規(guī)范定義了die-to-die的鏈接（即：封裝內(nèi)）以及die-to-die到與該SoC位于同一封裝內(nèi)的光學引擎的鏈接，從而顯著降低了功耗和復雜性，并實現(xiàn)了極高的吞吐量密度。
在研究用于MCM中的die-to-die連接的高速PHY IP方案時，SoC設(shè)計人員必須考慮幾個基本功能，包括：以千兆位或兆兆位每秒（Gbps或Tbps）度量的數(shù)據(jù)吞吐量或帶寬；以每比特皮焦耳（pJ/bit）為單位檢視的能源效率；以納秒（ns）為單位測量的延遲；以毫米（mm）為單位表度的最遠鏈接距離；以及誤碼率（無單位）。
數(shù)據(jù)吞吐量或帶寬
為了實現(xiàn)與其它收發(fā)器的互操作性， die-to-die PHY IP必須確保符合USR和XSR鏈路的相關(guān)OIF電氣規(guī)范。支持脈沖幅度調(diào)制（PAM-4）和不歸零（NRZ）信令對于滿足兩種鏈路的要求并實現(xiàn)每通道最大112Gbps帶寬至關(guān)重要。這種信令支持非常高的帶寬效率，因為在MCM中的die之間傳輸?shù)臄?shù)據(jù)量非常大，因此帶寬效率是至關(guān)重要的要求。數(shù)據(jù)移動速率通常在每秒兆兆位水平，這就限制了分配給USR和XSR鏈路的芯片邊緣（前端/ beach front）的大小。
但是，同樣重要的是支持多種數(shù)據(jù)速率。通常，期望在假設(shè)其數(shù)據(jù)速率與內(nèi)部建構(gòu)數(shù)據(jù)速率相匹適或支持chip-tp-chip協(xié)議所需的所有數(shù)據(jù)速率的條件下，實現(xiàn)die-to-die的鏈接。例如，即使在諸如32Gbps這樣的高速下，PCI Express也必須支持低至2.5Gbps的數(shù)據(jù)速率以進行協(xié)議初始化。
鏈接距離
在die-to-die的實現(xiàn)中，大量數(shù)據(jù)必須流經(jīng)橋接die間間隙的短數(shù)據(jù)路徑。為保證將die放置在封裝基板上時的最大靈活性，PHY IP必須支持TX和RX之間50mm的最長距離。
能效
能效成為重要的因素，尤其是在將SoC功能劃分為多個同質(zhì)die的用例中。在這種情況下，設(shè)計人員尋求在不影響SoC總功耗預算的情況下在die之間推送大量數(shù)據(jù)的方法。理想的die-to-die PHY IP的能效應好于每比特1皮焦耳（1pJ/bit）或等效的1mW/Gbps。
延遲和誤碼率
為了使die之間的連接“透明”，延遲必須極其低，同時必須優(yōu)化誤碼率（BER）。由于采用了簡化的架構(gòu)， die-to-die PHY IP本身可實現(xiàn)超低延遲，而BER優(yōu)于10e-15。根據(jù)鏈路距離，可能需采用前向糾錯（FEC）機制保護互連，以實現(xiàn)如此低的BER。 FEC延遲會影響方案的整體延遲。
Macro 擺放
除了這些與性能相關(guān)的參數(shù)外，PHY IP還必須支持在die所有位向的放置，以實現(xiàn)die以及MCM的高效平面規(guī)劃。宏（macro）的優(yōu)化布局可實現(xiàn)低耦合的高效die間布線、優(yōu)化的die和MCM大小、并最終提高能效。
選擇die-to-die的PHY IP時，還有許多其它考慮因素，包括整合進可測試性功能，以便能夠在封裝之前對die進行生產(chǎn)測試，但前述幾點是最重要的。
結(jié)論
更高的數(shù)據(jù)速率和更復雜的功能正在增加用于超大規(guī)模數(shù)據(jù)中心、AI和網(wǎng)絡(luò)應用的SoC的大小。隨著SoC尺寸接近掩模版尺寸，設(shè)計人員被迫將SoC分成較小的die，這些die封裝在多芯片模塊（MCM）中，以實現(xiàn)高良率并降低總體成本。然后，MCM中的較小die通過die-to-die互連進行鏈接，這些互連具有極低功耗和 而且每個die邊緣都具有高帶寬。在高性能計算和AI應用中，大的SoC被分為兩或多個同質(zhì)die；在網(wǎng)絡(luò)應用中，I/O和互連內(nèi)核被分為單獨的die。這種SoC中， die-to-die的互連必須不影響整體系統(tǒng)性能，并且要求低延遲、低功耗和高吞吐量。這些要求推動了對諸如Synopsys的DesignWare®USR/XSR PHY IP這樣的高吞吐量die-to-die PHY的需求，該IP支持MCM設(shè)計中的die-to-die鏈接，每通道的數(shù)據(jù)速率高達112Gbps，且能效極高。DesignWare USR/XSR PHY IP符合用于USR和XSR鏈接的OIF CEI-112G和CEI-56G標準。
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