中心議題：

• 理解EMC設(shè)計(jì)技巧
• 解決EMC設(shè)計(jì)實(shí)戰(zhàn)難題

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本次大講臺(tái)的前幾部分我們從EMC元器件的選擇與應(yīng)用技巧、EMC四大設(shè)計(jì)技巧、EMC的PCB設(shè)計(jì)技術(shù)及EMC/EMI之綜合設(shè)計(jì)解決方案四方面對(duì)電磁兼容器件選型與設(shè)計(jì)技巧的知識(shí)進(jìn)行了比較系統(tǒng)全面的講解。本講將以問答的形式，從PCB設(shè)計(jì)技巧及抗干擾措施、屏蔽設(shè)計(jì)要點(diǎn)、手持產(chǎn)品干擾源定位及解決方案等角度探討電磁兼容設(shè)計(jì)的設(shè)計(jì)技巧及實(shí)戰(zhàn)設(shè)計(jì)中的難題，以幫助工程師進(jìn)一步理解電磁兼容器件選型方法與設(shè)計(jì)技巧，更好地進(jìn)行產(chǎn)品的電磁兼容設(shè)計(jì)。

理解EMC設(shè)計(jì)技巧

Q1：PCB設(shè)計(jì)中濾波時(shí)選用電感值和電容值的方法是什么？
A1：電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時(shí)電流的反應(yīng)能力。如果LC的輸出端會(huì)有機(jī)會(huì)需要瞬間輸出大電流，則電感值太大會(huì)阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripple noise)。 電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關(guān)。紋波噪聲值要求越小，電容值會(huì)較大。而電容的ESR/ESL也會(huì)有影響。 另外，如果這LC是放在開關(guān)式電源(switching regulation power)的輸出端時(shí)，還要注意此LC所產(chǎn)生的極點(diǎn)零點(diǎn)(pole/zero)對(duì)負(fù)反饋控制(negative feedback control)回路穩(wěn)定度的影響。

Q2：PCB設(shè)計(jì)中模擬電源處的濾波經(jīng)常是用LC電路。但是為什么有時(shí)LC比RC濾波效果差？
A2：LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當(dāng)。 因?yàn)殡姼械母锌?reactance)大小與電感值和頻率有關(guān)。如果電源的噪聲頻率較低，而電感值又不夠大，這時(shí)濾波效果可能不如RC。但是，使用RC濾波要付出的代價(jià)是電阻本身會(huì)耗能，效率較差，且要注意所選電阻能承受的功率。

Q3：在設(shè)計(jì)PCB板時(shí)，有如下兩個(gè)疊層方案： 疊層1 》信號(hào) 》地 》信號(hào) 》電源＋1.5V 》信號(hào) 》電源＋2.5V 》信號(hào) 》電源＋1.25V 》電源＋1.2V 》信號(hào) 》電源＋3.3V 》信號(hào) 》電源＋1.8V 》信號(hào) 》地 》信號(hào) 疊層2 》信號(hào) 》地 》信號(hào) 》電源＋1.5V 》信號(hào) 》地 》信號(hào) 》電源＋1.25V +1.8V 》電源＋2.5V +1.2V 》信號(hào) 》地 》信號(hào) 》電源＋3.3V 》信號(hào) 》地 》信號(hào) 哪一種疊層順序比較優(yōu)選？對(duì)于疊層2，中間的兩個(gè)分割電源層是否會(huì)對(duì)相鄰的信號(hào)層產(chǎn)生影響？這兩個(gè)信號(hào)層已經(jīng)有地平面給信號(hào)作為回流路徑。
A3：應(yīng)該說兩種層疊各有好處。第一種保證了平面層的完整，第二種增加了地層數(shù)目，有效降低了電源平面的阻抗，對(duì)抑制系統(tǒng)EMI有好處。 理論上講，電源平面和地平面對(duì)于交流信號(hào)是等效的。但實(shí)際上，地平面具有比電源平面更好的交流阻抗，信號(hào)優(yōu)選地平面作為回流平面。但是由于層疊厚度因素的影響，例如信號(hào)和電源層間介質(zhì)厚度小于與地之間的介質(zhì)厚度，第二種層疊中跨分割的信號(hào)同樣在電源分隔處存在信號(hào)回流不完整的問題。
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Q4：若干PCB組成系統(tǒng)，各板之間的地線應(yīng)如何連接？
A4：各個(gè)PCB板子相互連接之間的信號(hào)或電源在動(dòng)作時(shí)，例如A板子有電源或信號(hào)送到B板子，一定會(huì)有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會(huì)找阻抗最小的地方流回去。所以，在各個(gè)不管是電源或信號(hào)相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個(gè)電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個(gè)地方走)，降低對(duì)其它較敏感信號(hào)的影響。

Q5：PCB設(shè)計(jì)中如何解決高速布線與EMI的沖突？
A5：因EMI所加的電阻電容或ferrite bead， 不能造成信號(hào)的一些電氣特性不符合規(guī)范。 所以， 最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題， 如高速信號(hào)走內(nèi)層。 最后才用電阻電容或ferrite bead的方式， 以降低對(duì)信號(hào)的傷害。

Q6：PCB設(shè)計(jì)中，如何避免串?dāng)_？
A6：變化的信號(hào)（例如階躍信號(hào)）沿傳輸線由A到B傳播，傳輸線C-D上會(huì)產(chǎn)生耦合信號(hào)，變化的信號(hào)一旦結(jié)束也就是信號(hào)恢復(fù)到穩(wěn)定的直流電平時(shí)，耦合信號(hào)也就不存在了，因此串?dāng)_僅發(fā)生在信號(hào)跳變的過程當(dāng)中，并且信號(hào)沿的變化（轉(zhuǎn)換率）越快，產(chǎn)生的串?dāng)_也就越大。空間中耦合的電磁場(chǎng)可以提取為無數(shù)耦合電容和耦合電感的集合，其中由耦合電容產(chǎn)生的串?dāng)_信號(hào)在受害網(wǎng)絡(luò)上可以分成前向串?dāng)_和反向串?dāng)_Sc，這個(gè)兩個(gè)信號(hào)極性相同；由耦合電感產(chǎn)生的串?dāng)_信號(hào)也分成前向串?dāng)_和反向串?dāng)_SL，這兩個(gè)信號(hào)極性相反。耦合電感電容產(chǎn)生的前向串?dāng)_和反向串?dāng)_同時(shí)存在，并且大小幾乎相等，這樣，在受害網(wǎng)絡(luò)上的前向串?dāng)_信號(hào)由于極性相反，相互抵消，反向串?dāng)_極性相同，疊加增強(qiáng)。串?dāng)_分析的模式通常包括默認(rèn)模式，三態(tài)模式和最壞情況模式分析。默認(rèn)模式類似我們實(shí)際對(duì)串?dāng)_測(cè)試的方式，即侵害網(wǎng)絡(luò)驅(qū)動(dòng)器由翻轉(zhuǎn)信號(hào)驅(qū)動(dòng)，受害網(wǎng)絡(luò)驅(qū)動(dòng)器保持初始狀態(tài)（高電平或低電平），然后計(jì)算串?dāng)_值。這種方式對(duì)于單向信號(hào)的串?dāng)_分析比較有效。三態(tài)模式是指侵害網(wǎng)絡(luò)驅(qū)動(dòng)器由翻轉(zhuǎn)信號(hào)驅(qū)動(dòng)，受害的網(wǎng)絡(luò)的三態(tài)終端置為高阻狀態(tài)，來檢測(cè)串?dāng)_大小。這種方式對(duì)雙向或復(fù)雜拓樸網(wǎng)絡(luò)比較有效。最壞情況分析是指將受害網(wǎng)絡(luò)的驅(qū)動(dòng)器保持初始狀態(tài)，仿真器計(jì)算所有默認(rèn)侵害網(wǎng)絡(luò)對(duì)每一個(gè)受害網(wǎng)絡(luò)的串?dāng)_的總和。這種方式一般只對(duì)個(gè)別關(guān)鍵網(wǎng)絡(luò)進(jìn)行分析，因?yàn)橐?jì)算的組合太多，仿真速度比較慢。

Q7：在電路板尺寸固定的情況下，如果設(shè)計(jì)中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導(dǎo)致走線的相互干擾增強(qiáng)，同時(shí)走線過細(xì)也使阻抗無法降低，請(qǐng)介紹在高速（>100MHz）高密度PCB設(shè)計(jì)中的技巧？
A7：在設(shè)計(jì)高速高密度PCB時(shí)，串?dāng)_(crosstalk interference)確實(shí)是要特別注意的，因?yàn)樗鼘?duì)時(shí)序(timing)與信號(hào)完整性(signal integrity)有很大的影響。以下提供幾個(gè)注意的地方：
1.控制走線特性阻抗的連續(xù)與匹配。
2.走線間距的大小。一般?？吹降拈g距為兩倍線寬。可以透過仿真來知道走線間距對(duì)時(shí)序及信號(hào)完整性的影響，找出可容忍的最小間距。不同芯片信號(hào)的結(jié)果可能不同。
3.選擇適當(dāng)?shù)亩私臃绞健?
4.避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因?yàn)檫@種串?dāng)_比同層相鄰走線的情形還大。
5.利用盲埋孔(blind/buried via)來增加走線面積。但是PCB板的制作成本會(huì)增加。 在實(shí)際執(zhí)行時(shí)確實(shí)很難達(dá)到完全平行與等長，不過還是要盡量做到。
除此以外，可以預(yù)留差分端接和共模端接，以緩和對(duì)時(shí)序與信號(hào)完整性的影響。

Q8：設(shè)計(jì)屏蔽機(jī)箱時(shí)，根據(jù)哪些因素選擇屏蔽材料？
A8：從電磁屏蔽的角度考慮，主要要考慮所屏蔽的電場(chǎng)波的種類。對(duì)于電場(chǎng)波、平面波或頻率較高
的磁場(chǎng)波，一般金屬都可以滿足要求，對(duì)于低頻磁場(chǎng)波，要使用導(dǎo)磁率較高的材料。
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Q9：機(jī)箱的屏蔽效能除了受屏蔽材料的影響以外，還受什么因素的影響？
A9：受兩個(gè)因素的影響，一是機(jī)箱上的導(dǎo)電不連續(xù)點(diǎn)，例如孔洞、縫隙等；另一個(gè)是穿過屏蔽箱的導(dǎo)線，如信號(hào)電纜、電源線等。

Q10：屏蔽磁場(chǎng)輻射源時(shí)要注意什么問題？
A10：由于磁場(chǎng)波的波阻抗很低，因此反射損耗很小，而主要靠吸收損耗達(dá)到屏蔽的目的。因此要選
擇導(dǎo)磁率較高的屏蔽材料。另外，在做結(jié)構(gòu)設(shè)計(jì)時(shí)，要使屏蔽層盡量遠(yuǎn)離輻射源（以增加反射損耗），
盡量避免孔洞、縫隙等靠近輻射源。

解決EMC設(shè)計(jì)實(shí)戰(zhàn)難題

Q11：設(shè)計(jì)的DCDC電路，電感在工作的時(shí)候會(huì)叫，有噪音，但是電路工作正常，也不發(fā)熱，這種情況會(huì)不會(huì)影響可靠性，電感的選擇是不是有問題？
A11：發(fā)生噪音現(xiàn)象的原因是電磁干擾，說明電感漏磁出來與其他線路結(jié)合起來形成了噪聲，剛好是在這個(gè)頻率，這種情況可以選擇不同形式的電感來解決。比如電感是由下往上繞的，沒有磁屏蔽的結(jié)構(gòu)，則可以選擇橫向的，來解決這個(gè)問題。

Q12：某個(gè)手持測(cè)試產(chǎn)品，可以電池供電，同時(shí)也可以采取外置適配器供電方式。適配器單獨(dú)帶負(fù)載輻射發(fā)射（RE）測(cè)試可以通過，手持產(chǎn)品在電池供電情況下輻射發(fā)射（RE）也可以通過，并且余量都比較大，但是在帶外置適配器的情況下，卻在160M頻率左右超標(biāo)較多，不能通過認(rèn)證。是何原因？怎么定位干擾源？耦合途徑？定位清楚如何解決？ A12：本身這個(gè)問題干擾源有兩個(gè)可能，適配器的開關(guān)頻率，手持測(cè)試產(chǎn)品本身的晶振以及內(nèi)部的開關(guān)電源頻率。單獨(dú)測(cè)試沒有超標(biāo)，搭配測(cè)試超標(biāo)說明耦合途徑是產(chǎn)品的電源電纜。
定位時(shí)可以有多個(gè)辦法：
1、在電源輸出線纜（也就是產(chǎn)品電源輸入線）的兩端分別加磁環(huán)試驗(yàn)，如果靠近適配器相對(duì)下降比較大，說明是適配器導(dǎo)致，否則原因就是由手持產(chǎn)品內(nèi)部干擾源導(dǎo)致；
2、在手持產(chǎn)品的電源輸入接口共模電感采取頻譜儀測(cè)試看那一端干擾幅度大，如果是共模電感里側(cè)的干擾大，則說明是手持產(chǎn)品的干擾；
3、如果懷疑外部適配器，干脆直接替換測(cè)試，如果沒有這個(gè)頻點(diǎn)，就說明是適配器問題。
通過上面方法定位后發(fā)現(xiàn)，確實(shí)是電源適配器問題。盡管開關(guān)電源頻率只有KHZ級(jí)別，但往往干擾能夠到幾十、幾百M(fèi)HZ，同時(shí)電源適配器負(fù)載不同，空間輻射發(fā)射的測(cè)試結(jié)果也會(huì)不一樣。

Q13：在設(shè)計(jì)一款手機(jī)充電器用高頻變壓器時(shí)，在頻率0.3M~3M遇到EMC超標(biāo)問題(在輸入240v,輸出500mA的情況下),是否有改善對(duì)策降低EMC干擾？現(xiàn)狀為12dB,要改善至4dB以下)，具體情況如下：
(1)使用EF12.6 CORE
(2)繞組結(jié)構(gòu)如下
NP (輸入)   210TS  0.1mm(wire)   密卷   感值:4.56mH±12%
sld (屏蔽)   22TS   0.2mm(wire)   滿一層
NS (輸出)   12TS   0.3mm(三層絕緣線)  密卷
NB (反饋)   3TS    0.1mm(wire)      中間密繞
(3)磁芯使用金具接地
A13：此案子如果加一個(gè)Y電容就可解決上述EMC問題,但是考慮到成本問題，也可以從改變變壓器繞線方式的角度來解決，在現(xiàn)有的基礎(chǔ)上將初級(jí)改為“Z”形繞法（“Z”形繞法就是在繞初級(jí)時(shí)，繞好一層后，包一層膠帶，并將第二層的起頭線，即第一層繞線的收尾端，重新放回到第一層繞線的起頭的一側(cè)，如此重復(fù)繞線即可），進(jìn)一步減小分布電容。